Reinicio esencial para dispositivos Intel® Stratix® 10 y Agilex™

Índice de contenidos:

1. Introducción al IP de reinicio y lanzamiento de Intel FPGA
2. Configuración de los dispositivos Intel Stratix 10 y Intel Agilex
3. Proceso de configuración de los FPGA
4. Importancia de implementar el IP de reinicio y lanzamiento
5. Cómo instanciar el IP de reinicio y lanzamiento
6. Uso del IP de reinicio y lanzamiento con plls
7. Especificación de condiciones iniciales en registros
8. Prácticas recomendadas para mantener la condición inicial deseada
9. Desactivación de la inicialización en el encendido
10. Ejemplos de instantiación del IP de reinicio y lanzamiento

Implementación del IP de reinicio y lanzamiento para dispositivos Intel FPGA

En la industria de los dispositivos FPGA, es fundamental garantizar un inicio adecuado y un estado inicial coherente en el diseño. El IP de reinicio y lanzamiento de Intel FPGA proporciona una solución confiable para gestionar el reinicio y la transición a un estado de funcionamiento completo. En este artículo, exploraremos el proceso de configuración de los dispositivos Intel Stratix 10 y Intel Agilex, la importancia de implementar el IP de reinicio y lanzamiento y cómo instanciarlo en un diseño. También discutiremos el uso del IP de reinicio y lanzamiento con pll y las mejores prácticas para mantener la condición inicial deseada en los registros. ¡Vamos a sumergirnos en los detalles!

1. Introducción al IP de reinicio y lanzamiento de Intel FPGA

Antes de entrar en los detalles técnicos, es importante comprender la función básica del IP de reinicio y lanzamiento. En los dispositivos Intel FPGA, como los modelos Stratix 10 y Agilex, la configuración de los FPGA se realiza a través del Secure Device Manager (SDM). El SDM es un bloque de microprocesador que proporciona un esquema de configuración robusto, seguro y completamente autenticado.

2. Configuración de los dispositivos Intel Stratix 10 y Intel Agilex

La configuración de los dispositivos Intel Stratix 10 y Agilex se lleva a cabo a través del Secure Device Manager (SDM). El SDM envía datos de configuración a cada sector en el FPGA, donde hay un microprocesador para cada sector que ayuda mínimamente con la configuración de su respectivo sector. La configuración de los sectores se realiza de manera pseudoserie, lo que significa que cada sector comienza su configuración de manera asincrónica a los demás. Esto resulta en que diferentes áreas de los sectores entren en modo de usuario antes de que el sector completo haya sido completamente configurado.

3. Proceso de configuración de los FPGA

El proceso de configuración de los FPGA Intel Stratix 10 y Agilex implica la transición del modo de configuración al modo de usuario, donde el diseño es completamente funcional. Sin embargo, esta transición puede generar un estado inicial transitorio en el diseño, lo que podría afectar su correcta operación. Por ejemplo, si se tiene una máquina de estados que depende de registros que entran en un estado inicial, se debe asegurar que el diseño permanezca en un estado congelado hasta que el FPGA completo esté configurado.

4. Importancia de implementar el IP de reinicio y lanzamiento

La implementación del IP de reinicio y lanzamiento de Intel FPGA es crucial para garantizar que el diseño entre en un estado de funcionamiento adecuado y coherente. Sin el IP de reinicio y lanzamiento, existe el riesgo de que parte del diseño entre en modo de usuario antes de que todo el FPGA esté completamente configurado, lo que podría resultar en un estado ilegal o desconocido en la máquina de estados.

Pros:

• Garantiza un estado inicial coherente en el diseño.
• Evita estados ilegales o desconocidos en máquinas de estados.

Contras:

• Requiere una instancia adicional en el diseño.

5. Cómo instanciar el IP de reinicio y lanzamiento

La instanciación del IP de reinicio y lanzamiento de Intel FPGA es un proceso sencillo. Primero, debes ubicar el IP de reinicio y lanzamiento en el catálogo de IP. A continuación, debes seleccionar si la interfaz será una interfaz de reinicio o una interfaz de conducción. Luego, instanciar el código de la shell como se muestra en los ejemplos proporcionados. Aquí tienes un ejemplo de instanciación del IP de reinicio y lanzamiento junto con un pll:

-- Ejemplo de instanciación en VHDL
reset_release_inst : entity work.reset_release_ip
generic map (
   -- Configuración del IP
)
port map (
   -- Conexiones del IP
);

pll_inst : entity work.pll
generic map (
   -- Configuración del PLL
)
port map (
   -- Conexiones del PLL
);

6. Uso del IP de reinicio y lanzamiento con pll

En diseños que utilizan pll, es común utilizar la señal de bloqueo del pll para mantener la lógica FPGA personalizada en reinicio hasta que el pll esté bloqueado. En los dispositivos Intel Stratix 10 y Agilex más recientes, el tiempo de bloqueo de los pll puede ser inferior al tiempo de configuración. Si utilizas la salida bloqueada del pll para controlar los reinicios en estos dispositivos, se recomienda recibir la señal de reinicio del IP de reinicio y lanzamiento utilizando el siguiente enfoque:

-- Ejemplo de uso del IP de reinicio y lanzamiento con pll en VHDL
pll_inst : entity work.pll
generic map (
   -- Configuración del PLL
)
port map (
   lock => lock_signal, -- Salida de bloqueo del pll
   reset => reset_signal -- Señal de reinicio del IP de reinicio y lanzamiento
);

7. Especificación de condiciones iniciales en registros

En los dispositivos Intel Stratix 10 y Agilex, las herramientas de software asignarán un valor de cero a los registros si no se especifican condiciones iniciales. Sin embargo, debido al proceso de configuración de estos dispositivos, es recomendable no confiar en las condiciones iniciales de los registros y utilizar la red de reinicio para mantener la condición inicial deseada.

8. Prácticas recomendadas para mantener la condición inicial deseada

Para garantizar un reinicio adecuado y mantener la condición inicial deseada en los registros, es recomendable seguir algunas prácticas recomendadas. Primero, es importante simular el diseño teniendo en cuenta la propagación de las señales no inicializadas (es decir, las señales "X") para asegurar un funcionamiento Correcto de la red de reinicio. En segundo lugar, se puede desactivar la inicialización en el encendido utilizando la opción correspondiente en el software Intel Quartus Prime Pro.

9. Desactivación de la inicialización en el encendido

La desactivación de la inicialización en el encendido se puede realizar en el software Intel Quartus Prime Pro. Para Ello, simplemente ve al menú de asignaciones y selecciona "Options" > "Configuration" > "Disable Register Power-Up Initialization". Esto evitará que los registros se inicialicen automáticamente al encender el dispositivo FPGA.

10. Ejemplos de instantiación del IP de reinicio y lanzamiento

Aquí tienes algunos ejemplos adicionales de instanciación del IP de reinicio y lanzamiento en otros lenguajes de descripción de hardware:

// Ejemplo de instanciación en Verilog
reset_release_ip reset_release_inst (
   // Conexiones del IP
);

pll pll_inst (
   // Conexiones del PLL
);

Conclusiones

El IP de reinicio y lanzamiento de Intel FPGA es una herramienta esencial para garantizar un inicio adecuado y un estado inicial coherente en los diseños de dispositivos Intel Stratix 10 y Agilex. Su instanciación y configuración son sencillas, y su uso con pll mejora la estabilidad y confiabilidad del diseño. Al seguir las prácticas recomendadas y desactivar la inicialización en el encendido, se pueden evitar problemas relacionados con las condiciones iniciales de los registros. En resumen, el IP de reinicio y lanzamiento de Intel FPGA es una solución confiable y poderosa para lograr un diseño de FPGA robusto y seguro.

Recursos adicionales:

• Intel FPGA Design Tools
• Intel Quartus Prime Pro software
• Intel FPGA IP Catalog