Intel MAX10 FPGA 教學第二部分

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Intel MAX10 FPGA 教學第二部分

🧩 關於專案概念

在這個專案中，首先要做的是檢查代碼是否可綜合，以便將它們設置為頂層實體並運行編譯過程，以確認其可綜合性。因為不是所有的硬體描述語言(HDL)代碼都是可綜合的，所以在進行分析和合成的第一階段時，我們需要確定代碼的可綜合性。一旦分析和合成完成，這個專案就可以被認為是可綜合的，並且可以在其中使用所有用於實現的邏輯元件。

等編譯結束後，可以看到生成的電路網路圖，即實現過程的原理圖。通過使用RTL查看器，可以看到已經實現了代碼的合成部分。我們所描述的全加器、和閘和七段顯示驅動器等都呈現在其中。同樣的步驟也可以用於將各段驅動器與七段顯示器相結合。

在編譯和合成之後，可以查看項目報告以獲取有關使用的邏輯元件和總像素數的信息。如果要查看此HDL塊的綜合結果，則可以進入相應的綜合器。

這個項目還包含一個更複雜的塊，可以使用計數器空間進行縮放查看。這個計數器的功能是通過比較器選擇相應的輸出，當輸入數位等於特定數位時，如果需要瞭解這個HDL塊的綜合結果，可以進入綜合器查看。

頂層對象不具有綜合性，因此我們不將其設置為頂層實體，而僅需要對當前文件進行分析以確保其是正確的HDR。如果沒有錯誤，至少從語法層面上來看是正確的。

之後我們需要創建頂層實體的塊圖，並將我們的專案插入其中。然後，我們需要創建兩個塊的電路圖，即全加器和BCD至七段顯示器。

💡 關於分析和合成

在進行頂層編譯之前，我們需要確保選擇了正確的文件，並進行程序配置。編譯完成後，我們可以找到項目使用的總邏輯元件數量和總腳數。

還可以查看綜合過程的結果，可以看到有兩個塊，第一個塊連接到s4 0 1和2作為w，第三個塊連接到它並且連接到bcd3 4的s3 4，而bcd2的s0和7則連接到bcd0。可以查看每個塊內的內容，第一個塊是我們的全加器，第二個塊是BCD至七段顯示器。

接下來，我們需要進行頂層編譯，並檢查它是否正確。

完成了以上步驟後，我們的項目準備好編程到FPGA中並驗證其功能。

🔌 硬體功能

這個專案的目的是實現一個將二進制碼轉換為七段顯示器輸出的電路。它使用了全加器和BCD至七段顯示驅動器等邏輯元件。

全加器是一個三輸入的XOR門，其和位是三個輸入的XOR運算結果，進位位是這些邏輯的三輸入AND運算結果。

BCD至七段顯示驅動器是一個將BCD碼轉換為七段顯示器輸出的電路。它通過比較器選擇相應的輸出，當輸入位與特定位相等時。

🗂️ 源文件

🧩 目錄

專案概念
分析和合成
網路圖
全加器和BCD至七段顯示器
頂層實體創建
全加器符號檔案創建
BCD至七段顯示器驅動器符號檔案創建
輸入和輸出連接
編譯頂層實體
FPGA編程和功能驗證

🧩 關於專案概念

在這個專案中，首先要做的是檢查程式碼是否可以合成，以便將它們設置為頂層物件並運行合成過程。因為不是所有的硬體描述語言(HDL)程式碼都可以合成，所以在進行分析和合成的第一階段時，我們需要確定程式碼的可合成性。一旦分析和合成完成，這個專案就可以被認為是可合成的，並且可以在其中使用所有用於實現的邏輯元件。

在編譯結束之後，可以查看生成的電路網路圖，也就是實現過程的原理圖。通過使用RTL觀察器，可以看到已經實現了程式碼的合成部分。我們所描述的全加器和BCD至七段顯示器等都呈現在其中。

這個專案還包含一個較複雜的塊，可以使用計數器空間進行縮放觀察。這個計數器的功能是透過比較器選擇相應的輸出，當輸入數位等於特定數位時。如果需要觀察這個程式碼的合成結果，可以進入合成器中觀察。

頂層物件不能進行合成，所以我們不將它設置為頂層實體，但我們需要對目前的檔案進行分析，以確保它是正確的HDL程式碼。如果沒有錯誤，至少從語法層面上來看是正確的。

接下來，我們需要創建頂層物件的塊圖，並將我們的專案插入其中。然後，我們需要創建兩個塊的電路圖，即全加器和BCD至七段顯示器。