Timing Analyzer: Intel® Quartus® Prime軟體整合與報告

目錄

1. 介紹
2. 訓練課程
   • 瀏覽及下載
   • 控制訓練
   • 提供意見回饋
3. 學習時間分析
   • 概念與術語
   • 使用方法
   • 生成時間報告
4. 在 Intel Quartus Prime 中使用時間分析器
   • 添加時序約束
   • 生成時序網表
   • 設定時序分析器
5. SDC 條件約束
   • 必要約束和選擇性約束
   • 定時閘
6. 結論
7. 常見問題解答

🎯 介紹

歡迎使用我們的Timing Analyzer Online訓練課程！我是Steve，很高興能為您介紹這個課程。這個課程提供桌面版以及與便攜設備相容的格式，您可以使用您在註冊電子郵件中收到的相同連結瀏覽這些課程。在觀看課程時，您可以使用螢幕底部和側邊的控制項隨時導航，如果需要，隨時暫停課程並進行軟體實驗。在課程結束時，請使用註冊電子郵件中提供的連結提供我們關於課程的意見回饋以及改進的建議，稍後我會提醒您這一點。

在這個課程中，您將學習如何在Intel Quartus Prime軟體中執行時間分析，並使用Timing Analyzer。您將使用Synopsis Design Constraints（SDC）文件對設計進行約束，以滿足時序需求並進行比較分析。同時，您還將學習如何在Timing Analyzer中生成時間報告以及熟悉其圖形使用者介面。

現在讓我們按照以下步驟一步一步地來開始使用工具，並了解如何將其納入Intel Quartus Prime設計流程中。

🎓 訓練課程

瀏覽及下載

如果您使用的是Intel Quartus Prime標準版或輕量版，您可以使用后综合網表（Post-Synthesis Netlist）開始創建時間約束並分析設計，而不需要進行完整編譯。為了實現這一點，首先需要綜合設計，以創建後綜合網表。接下來，您將使用Timing Analyzer流程，根據需求指定設計的時序約束。

如果您使用的是Intel Quartus Prime專業版軟體，則不支援使用后綜合網表進行分析。您需要將sdc文件或文件添加到Intel Quartus Prime的專案設定中。在此請遵循我們稍後將討論的流程，開始添加您的sdc文件。

控制訓練

為了對設計進行精確的時間閉合分析，您可以對Timing Analyzer進行設置並選擇要在Intel Quartus Prime軟體中使用的sdc文件作為指導。Intel Quartus Prime軟體在設計的放置和布線過程中使用sdc約束作為指導。

在Timing Analyzer設定對話框的Timing Analyzer類別中可以找到添加sdc文件和其他Timing Analyzer設定的選項。通過瀏覽sdc文件並點擊添加按鈕將它們添加到列表中，您可以透過點擊上下按鈕來更改文件的使用順序。如果一個sdc文件的約束依賴於其他約束，這些約束必須出現在同一個文件中或跨文件時，才能在此個sdc文件下生效。同樣，對於同一類型的且對時序網表中的相同位置進行約束的約束，可以產生重複的約束。Timing Analyzer和合成器會使用重複的約束，並顯示警告。

Timing Analyzer設定還包括生成報告的選項。您可以選擇是否在Intel Quartus Prime軟體中直接生成報告，在複雜報告中選擇報告類型，以及選擇Tickle腳本以自定義編譯期間生成的報告。您可以使用這些選項來生成相同的詳細報告，而無需切換到Timing Analyzer界面。

完成Intel Quartus Prime軟體中的Timing Analyzer設置後，執行完整編譯。合成器將根據sdc時序約束進行設計的放置和布線，這些約束將指導選擇器選擇的設備資源以滿足所有時序模型的時間需求。在編譯過程中，根據後適應網表生成時間摘要報告，並自動顯示在Intel Quartus Prime編譯報告中。

提供意見回饋

藉助Timing Analyzer，您可以生成各種報告來進行更詳細的時間驗證。報告分析了各種因素，如時序關系、數據到達時間和數據所需時間等，以幫助您確定設計是否符合時序需求。您可以將報告顯示在不同的位置，如視圖窗格、控制台窗格或輸出至文件。我們將在後面的章節中更詳細地討論報告的生成和使用。

我們希望您在使用Timing Analyzer時有一個好的體驗，並能夠順利完成設計的時間閉合。如果您在使用過程中需要任何幫助或有任何疑問，請隨時與我們聯繫。

📚 學習時間分析

概念與術語

在開始使用Timing Analyzer之前，讓我們先了解一些基本的時間分析概念和術語。這將有助於您更好地理解Timing Analyzer工具的使用。

• 時間分析：時間分析是一種衡量電子設計中不同元件之間信號到達和所需時間的方法。它用於檢測是否滿足設計的時序要求。

• Synopsis Design Constraints（SDC）文件：SDC文件是一種用於向合成器或Timing Analyzer軟體提供設計約束的文件格式。它包含了目標設備的時序信息以及其他與時序相關的屬性。

• 時序約束：時序約束是在SDC文件中指定的設計要求。它們告訴合成器和Timing Analyzer哪些訊號需要約束以滿足特定的時間要求。

• 正閘/負閘：正閘是指訊號到達目標元件所需的最早時間，負閘則指訊號到達目標元件所需的最晚時間。正閘和負閘的差值被稱為閘道垂直量（slack）。slack越大表示訊號對於目標元件的到達時間更寬鬆，slack越小表示訊號對於目標元件的到達時間越受限。

• 資料到達時間：資料到達時間是指訊號由發送元件到達接收元件所需的時間。

• 資料所需時間：資料所需時間是指接收元件接收資料所需的時間。

• Slack：Slack（閘道垂直量）是指正閘和負閘之間的差值。它表示訊號對於達到目標元件的限制程度。如果slack為正值，表示訊號滿足時序需求；如果slack為負值，表示訊號未能滿足時序要求。

這些是一些基本的時間分析概念和術語，您將在使用Timing Analyzer工具時經常遇到它們。

使用方法

在Timing Analyzer中使用Intel Quartus Prime，您需要根據需要為設計指定時序約束。這些約束將用於幫助合成器和Timing Analyzer生成準確的時間報告，以驗證設計是否滿足時序要求。讓我們來看看如何添加這些約束並生成時間報告。

首先，您需要在Intel Quartus Prime中創建一個sdc文件。您可以使用該文件對設計的各個方面進行約束，例如時鐘信號的頻率和時間要求，數據傳送路徑的時序約束等，以下的步驟演示了如何使用Intel Quartus Prime軟體來創建sdc文件：

1. 在Intel Quartus Prime中，從頂部菜單選擇"File"，然後選擇"New"，再選擇"Assignment"。

2. 在"New Document"對話框中，選擇"Constraints"，然後點擊"OK"。

3. 在"New Constraints"對話框中，輸入您要創建的sdc文件的名稱，並指定存儲位置。然後點擊"OK"。

4. 在新建的sdc文件中，您可以添加各種時序約束。例如，您可以使用"create_clock"命令來定義時鐘信號，並使用"set_input_delay"和"set_output_delay"命令來約束數據傳送路徑的延遲時間。

5. 完成sdc文件編寫後，保存文件並關閉編輯器。

現在，您已經創建了一個sdc文件，接下來讓我們看看如何在Timing Analyzer中使用這個文件來生成時間報告。

生成時間報告

Timing Analyzer提供了多種報告選項，讓您能夠對設計的時間特性進行更詳細的分析。以下是一些常用的報告類型：

• 時序摘要報告：時序摘要報告顯示所有時序域的最壞正閘和最壞負閘。它可以幫助您了解設計中哪些部分需要進一步的優化來滿足時序要求。

• 詳細延遲報告：詳細延遲報告顯示數據到達和所需路徑上每個元件的延遲信息。它可以幫助您找出造成某些路徑延遲的關鍵元件。

• 限制總和報告：限制總和報告顯示所有時序縫隙的總和以及時序縫隙的分佈情況。它可以幫助您更全面地了解設計的時序特性。

除了以上報告，Timing Analyzer還提供了更多類型的報告，如時鐘報告、根因分析報告等。您可以根據需要選擇相應的報告，並將報告生成到視圖窗格、控制台窗格或文件中。

⚙️ 在 Intel Quartus Prime 中使用 Timing Analyzer

現在，讓我們來看看如何將Timing Analyzer納入Intel Quartus Prime的設計流程中。以下是一個稍微修改的Typical Intel Quartus Prime設計流程的示例，其中包含了使用Timing Analyzer的部分：

1. 首先，根據設計的大小，您可以選擇使用後綜合網表（Post-Synthesis Netlist）開始創建時間約束和分析，或者進行完整編譯。

2. 如果您使用的是Intel Quartus Prime Standard或Lite版，可以使用後綜合網表作為輸入開始創建時間約束和分析。首先，必須對設計進行綜合，以生成後綜合網表。

3. 接下來，使用Timing Analyzer流程指定設計的時序要求，如前面所述。

4. 如果您使用的是Intel Quartus Prime Pro版軟體，只能在完整編譯後使用Timing Analyzer。在這種情況下，您需要在Intel Quartus Prime設定中添加sdc文件，如前面所述，並按照Timing Analyzer流程進行操作。

在這個流程中，Timing Analyzer用於生成時間報告並進行時序分析，幫助您評估設計是否滿足時序需求。請根據您的設計需求，選擇適合的設計流程，並且在進行完整編譯之前，使用Timing Analyzer來進行初步的時間分析。

💡 SDC 條件約束

在利用Timing Analyzer進行時間分析之前，讓我們更詳細地了解SDC條件約束。SDC條件約束用於指導合成器和Timing Analyzer工具生成準確的時序報告，以檢查設計是否滿足所需的時間要求。以下是一些常見的SDC條件約束：

1. create_clock命令：此命令用於定義時鐘信號。您可以指定時鐘的時脈頻率、位置和起始相位等相關信息。

2. set_input_delay和set_output_delay命令：這些命令用於約束數據傳送路徑的延遲時間。您可以根據需要為每個信號指定不同的延遲。

3. set_false_path命令：此命令用於指示Timing Analyzer忽略特定路徑上的時間約束。這在某些特殊情況下非常有用，例如對於一些不會影響設計功能的路徑。

根據您的設計要求，您可以根據需要添加更多的SDC條件約束。這些約束將根據設計的時序需求而有所不同。

🏁 結論

恭喜！您已經成功完成Timing Analyzer Online訓練課程。在本課程中，您學習了如何使用Timing Analyzer工具進行時間分析，以及如何在Intel Quartus Prime軟體中納入Timing Analyzer工具。您還了解了SDC條件約束的基本概念和使用方法，以及如何生成和使用各種時間報告。我們希望這個課程對您在設計中的時間閉合工作有所幫助。如果您還有任何疑問，請隨時聯繫我們。

⁉️ 常見問題解答

Q：Timing Analyzer是否支援後綜合網表（Post-Synthesis Netlist）進行分析？

A：Timing Analyzer支援後綜合網表進行分析，但僅在Intel Quartus Prime Standard和Lite Edition中可用。在Intel Quartus Prime Pro Edition中，後綜合網表不被支援，您需要在完整編譯完成後使用Timing Analyzer。

Q：我該如何將Timing Analyzer設定為我的Intel Quartus Prime專案？

A：您可以在Intel Quartus Prime的專案設定中添加sdc文件，並相應地設定Timing Analyzer選項。請參閱Timing Analyzer使用手冊，了解詳細的設定步驟。

Q：Timing Analyzer是否支援生成自定義報告？

A：是的，Timing Analyzer支援生成自定義報告。您可以使用Commands命令或GUI選項生成自定義報告，並指定報告的內容和格式。

Q：我怎樣才能確定我的設計是否滿足時序要求？

A：使用Timing Analyzer生成時間報告可以幫助您評估設計是否滿足時序要求。報告中的正閘和負閘數值可以告訴您設計是否滿足所需的時間約束。

Q：Timing Analyzer是否支援多種時序模型分析？

A：是的，Timing Analyzer支援多種時序模型分析。您可以使用多種時序模型来分析不同場景下的時序要求。

Q：我該如何解決設計中的時間閉合問題？

A：Timing Analyzer提供的Timing Closure Recommendations報告可以幫助您找到解決設計中的時間閉合問題的建議。建議可能包括對時序問題所在的元件進行優化，調整設計中的時序約束等。