Intel MAX10 FPGAチュートリアルパート2

テーブル目次

第一段落目次

• はじめに
• プロジェクトの概要
• HDLコードの解析と統合
• ネットリストの生成
• RTLビューアの確認
• PCDから7セグメントディスプレイの統合
• コンパイルと検証
• カウンタープロジェクトの統合
• ガイコンプロジェクトの結果の確認
• トップレベルエンティティの作成

第二段落記事

🔄プロジェクトの概要

プロジェクト内の概念を理解するために、最初に行うことは、シンセサイズ可能かどうかを確認することです。これにより、トップレベルエンティティとして設定し、HDLコンパイルを実行して、シンセサイズ可能かどうかを確認できます。なぜなら、すべてのHDLコードがシンセサイズ可能ではないためです。通常、この最初のフェーズは、解析と統合が完了したときです。プロジェクトがシンセサイズ可能であることを意味します。ここでは、実装に使用されるすべての論理要素を持つことができます。コンパイルが終了したら、生成されたネットリストを確認できます。RTLビューアに移動すると、合成側のスキーマ、論理要素が実現されていることがわかります。フルアダーのように、合計ビートは3つの入力のXORであり、キャリーアウトビットは2入力の論理関数です。これが私たちが提供した説明とまったく同じです。同じことをし、PCDから7セグメントディスプレイに最上位エンティティを設定し、このブロックもコンパイルし、正しいかどうかを確認します。この場合も分析と統合がシンセサイズ可能であることが示された場合、HDLコードがFPGAにプログラマブルであることを意味します。

カウンタースペースに移動すれば、プロジェクトはデジタルコンパレーターであり、セレクタ付きのものであります。入力の番号がこの番号と等しい場合、出力を選択するといった具合です。つまり、コンパレーターの並べ替えであり、セレクターであります。これは最適化されたスキーマではありませんが、エリートエディションが使用されているためです。最適化レベルは非常に洗練されていないため、非常にシンプルです。プロフェッショナルエディションを使用すると、遅延時間が短く最適化されたプロジェクトを作成できる場合があります。トップレベルはシンセサイズ可能ではないため、トップレベルエンティティとして設定せずに、現在のファイルを分析するだけでそのままとしておきます。ファイルを選択して、現在のファイルを分析して正しいかどうかを確認します。このテストベンチはシンセサイズ可能ではないため、これを合成する必要はありません。ただし、正しいかどうかを分析するだけです。私たちのHDLコードがエラーを含まない場合、少なくとも構文レベルは正しいことを意味します。

分析は成功し、エラーはゼロで警告は1つです。問題はありません。これで、トップレベルのファイルを作成する準備が整いました。階層に移動し、プロジェクトにデザインユニットを挿入します。フルアダーやBCDから7セグメントディスプレイなどのプロジェクトを、トップレベルエンティティに挿入します。まず、フルアダーやBCDから7セグメントディスプレイなどの2つのブロックの回路図を作成する必要があります。フルアダーのシンボルファイルを作成するには、該当するファイルを選択し、右クリックしてシンボルを挿入します。次に、PCDから7セグメントディスプレイドライバーのブロックを作成し、該当するファイルを選択し、シンボルを挿入します。入力と出力をボードのピンやBCDから7セグメントディスプレイの入力に接続する必要があります。まず、ABC入力ピンを挿入するには、入力欄を選択し、インプットとして追加します。次に、PCDやBCDの入力に接続するためのピン、出力の信号に対しては、バスを作成する必要があります。それぞれの入力に正しいピンを割り当てる必要があります。出力に関しては、セグメント0から7までの名前を割り当てるだけです。このようにして、入力と出力を割り当てました。

これでトップレベルのコンパイルができ、プロジェクトが正しいことを確認できます。プロジェクトの詳細情報やネットリストの生成結果を確認できます。プログラマブルなFPGAにプログラムして、その機能を検証できます。 プログラマに移る前に、プロジェクトが正常に接続されていることを確認してください。

ハイライト：

• プロジェクトはシンセサイズ可能なHDLコードで構築されています。
• プロジェクトにはフルアダーとBCDから7セグメントディスプレイが含まれています。
• RTLビューアを使用することで、プロジェクトの論理要素が確認できます。
• プロジェクトはFPGAにプログラム可能です。

よくある質問：

Q: プロジェクトの合成可能なHDLコードとは何ですか？ A: HDLコードさえシンセサイズ可能であり、FPGAにプログラム可能なコードです。

Q: プロジェクトの最適化レベルを変更できますか？ A: はい、プロフェッショナルエディションを使用すれば、より洗練された最適化レベルを達成できます。

リソース：

• RTLビューア: [URL]
• HDLコンパイラ: [URL]
• FPGAプログラミングツール: [URL]