10Gb以太網PHY Intel® FPGA IP Cores - 詳細介紹與配置選項

目录：

1. 介绍
2. 什么是10G以太网PHY？
3. 传输器5P核心
4. ZOWIE核心
5. 10G Base-R核心
6. Multi-rate PHY核心
7. 10G以太网MAC核心
8. Intel FPGA集成化传输器和VIP核心
9. 参数编辑器和配置选项
10. Phi核心的时钟和接口
11. Phi核心的配置和控制
12. 参考资源

介绍

欢迎来到网络培训课程《10G以太网PHY介绍》。我是Marlon Price，将为您担任此次培训的讲师。在本培训中，您可以随时暂停、停止和开始训练，在窗口的左侧您会找到菜单标签，它可以让您跳到具体幻灯片上。还有笔记标签，您可以通过阅读幻灯片的脚本来跟进课程内容。通过本培训，您将能够描述10G以太网协议中用于实现PCS和PMA层的变送器PHY核心的特性和功能。

什么是10G以太网PHY？

传输器PHY核心是一种用于提供高速通信的组合发射器和接收器。传输器允许使用各种不同的物理介质进行通信，根据应用的不同，可以是跨板或背板，也可以是光纤或电缆等。因此，它们在系统的PHY层中发挥作用，作为数字领域和模拟传输域之间的接口。根据您的物理介质和所需的高速协议，您可能需要传输器的特定功能。一些特定应用的标准产品或ASSP专为支持特定的应用或协议而设计，因此只实现传输器的某些功能。由于FPGA被设计为通用的，因此它们的传输器块和功能都是可配置的。

传输器5P核心

对于10G以太网设计，有三个传输器5P核心需要讨论，它们分别是ZOWIE核心、10G Base-R核心和多速率PHY核心。在讨论每个PHY核心的特性之后，我将讨论如何配置这些核心。

ZOWIE核心

ZOWIE PHY核心是根据IEEE 802.3规范用于扩展XGMII的核心。它使用四个以3.125Gbps运行的串行通道。该核心还支持使用6.25Gbps的DDR ZOWIE，以提供两倍的带宽。针对Cyclone IV GX、Arria II和Stratix IV FPGA，PCS和PMA是使用嵌入的传输器进行实现的。如果设计的目标是Stratix IV GX或GT，则还可以选择在FPGA逻辑中实现PCS，称为软PCS。对于Stratix V FPGA和更新设备，如Aria 10 FPGA，软PCS是唯一的选择。软PCS选项允许您使用仅由FPGA逻辑构建的PMA通道，并将FPGA逻辑连接到它们上。这样做的好处是可以增加您可以支持的高速通道的数量，使用单个FPGA，利用传输器块中剩余的通道。

ZOWIE核心的特点：

• 支持全双工操作
• 完全符合IEEE 802.3规范
• 包含10G Base-X PCS和ZOWIE PMA
• 内置硬件处理Lane Deskew和对齐、时钟补偿、故障检测和报告等功能
• 支持串行环回、序列化和反序列化
• 提供访问其控制和状态寄存器的单一接口

10G Base-R核心

10G Base-R核心将以10.3125 Gbps的串行流输出到外部PMD（例如光模块）。该核心仅支持Stratix IV GT和更新设备。在所有情况下，PMA是使用嵌入的传输器来实现的，对于Stratix IV GT，你还可以选择在FPGA逻辑中实现PCS，称为软PCS。对于Stratix V、Arria 5 GT和Stratix IV GX设备，PCS部分也使用通用的FPGA逻辑资源进行实现。该核心完全符合802.3标准，并已通过硬件测试，因此您可以放心地在设计中使用它。它完全实现了10G Base-R PCS，这意味着它执行8b/10b编码，并将从包含72位数据和控制信号的SDR XGMII转换为包含四个串行通道的ZOUI或DDR ZOWIE。

10G Base-R核心的特点：

• 完全符合IEEE 802.3规范
• 包含10G Base-R PCS和ZOWIE PMA
• 内置硬件处理Lane Deskew和对齐、时钟补偿、故障检测和报告等功能
• 支持串行环回、序列化和反序列化
• 提供访问其控制和状态寄存器的单一接口

多速率PHY核心

多速率以太网PHY核心根据IEEE 802.3 2005标准的第636条规定实施以太网协议。该多速率以太网PHY核心可以动态支持多种数据速率，无需进行任何设计重构或设备重新配置。多速率PHY可以创建一个核心，可以在10兆、100兆和千兆数据速率之间进行动态再配置，或者在千兆、二点五兆、五千兆和十千兆数据速率之间进行动态再配置。由于该多速率IP可以动态更改速率，因此不会自动创建时序约束。在最终系统中，根据Phi的最快预期操作速率创建5个时序约束。

多速率PHY核心的特点：

• 支持多个数据速率
• 可在不同速率之间动态切换
• 使用16位GMII或32位USXGMII接口连接到MAC
• 支持访问内部控制和状态寄存器的接口
• 由于能够动态更改速率，因此需要手动创建时序约束

10G以太网MAC核心

如果要构建完整的以太网子系统，并将客户模块连接到外部设备，则可以使用其中一个Intel FPGA的10G以太网PHY IP核心与10G以太网MAC IP核心配合使用。10G以太网PHY IP核心将在另一个培训中介绍，而这里只会简要提及。10G以太网MAC IP核心支持1G和10G以太网协议，并且在设计中与10G Base-R PHY、ZOWIE PHY、Multi-rate PHY核心配合使用。您可以通过配置MAC核心，例如低延迟的10G以太网MAC IP核心，并进行相应的连接，例如单数据速率XGMII。深入了解此核心的详细信息，请参阅相应的培训教程。

Intel FPGA集成化传输器和VIP核心

Intel FPGA提供了嵌入式传输器和VIP核心的广泛产品系列，可支持高达10G以太网操作。某些设备支持高达10Gbps的串行速率，因此可以支持高达10G以太网协议的单个通道。这些设备位于列表的顶部。其他设备支持高达3.125Gbps的串行速率，这意味着它们需要四个串行通道来支持10G以太网协议。这些设备位于列表的底部。

参数编辑器和配置选项

每个PHY核心都有自己的参数编辑器和配置选项。您可以根据目标设备系列选择所需的配置。在参数编辑器中，您可以设置不同的选项，如设备系列、启动通道号、硬/软PCS、PMA模拟设置等。有关参数编辑器和配置选项的更多详细信息，请参考Intel FPGA的相关资源。

Phi核心的时钟和接口

Phi核心需要多种时钟和接口来进行正常工作。对于引用时钟，主要有输入参考时钟、发射时钟和接收时钟。此外，还有时序和重置信号，以及传输器的控制和状态接口。根据每个核心的具体需求和目标设备，时钟和接口的频率和连接方式可能会有所不同。请查阅设备的数据手册或用户指南，以获取有关特定目标设备的传输器架构的详细信息。

Phi核心的配置和控制

Phi核心的配置和控制可以通过参数编辑器进行设置，并通过控制和状态寄存器进行访问。通过参数编辑器，您可以设置Phi核心的各种选项，如功能和接口配置。通过控制和状态寄存器，您可以监视和控制Phi核心的各个方面，如时钟锁定状态、复位序列、错误检测和报告等。这些都是通过控制和状态接口进行访问的，具体的信号和功能取决于每个Phi核心的具体设计。

参考资源

在训练的最后，我想提供一些有用的参考资源，以便您在需要时获取支持和帮助。您可以访问Intel FPGA的网页，查找特定FPGA技术的相关资源，如传输器、DSP、OpenCL和高速千兆接口等。此外，还有一个社区论坛和数百个培训课程可供参考。完成本培训后，您将收到一封包含在线调查问卷链接的确认电子邮件。请您完成该调查问卷，告诉我们您对此培训的看法，并提出改进建议。非常感谢您参与本培训。