Hướng dẫn Intel MAX10 FPGA phần 2

Nội dung bài viết

Mục lục:

1. 🌟 Giới thiệu về dự án
   • 1.1 Dự án và sự kiểm tra mã hợp thành
   • 1.2 Phân tích và tổng hợp mã HDL
   • 1.3 Xem netlist và schematic
   • 1.4 Báo cáo tổng hợp mã HDL
2. 🖥 Thiết kế Full Adder
   • 2.1 Mô tả full adder
   • 2.2 Mã hóa full adder
   • 2.3 Xem kết quả tổng hợp full adder
3. 🎛 Thiết kế mạch bcd to seven segment display
   • 3.1 Sơ đồ mạch bcd to seven segment display
   • 3.2 Mã hóa bcd to seven segment display
   • 3.3 Xem kết quả tổng hợp bcd to seven segment display
4. 💻 Thiết kế top level entity
   • 4.1 Tạo sơ đồ top level entity
   • 4.2 Gán các tín hiệu đầu vào
   • 4.3 Gán các tín hiệu đầu ra
   • 4.4 Biên dịch top level entity
5. 🚀 Lập trình FPGA
   • 5.1 Chọn file top level entity
   • 5.2 Chương trình FPGA
   • 5.3 Xác nhận chức năng
6. ❓ FAQ
   • 6.1 Cách kiểm tra xem mã HDL có hợp thành được hay không?
   • 6.2 Làm thế nào để tạo một sơ đồ top level entity?
   • 6.3 Làm thế nào để chương trình FPGA?
   • 6.4 Tại sao phải kiểm tra kết quả tổng hợp?

🌟 Giới thiệu về dự án

Trước tiên, khi bắt đầu một dự án mới, ta cần kiểm tra xem mã HDL có hợp thành không. Điều này rất quan trọng vì không phải toàn bộ mã HDL đều có thể hợp thành. Sau khi hoàn thành giai đoạn phân tích và tổng hợp, ta có thể xem netlist và schematic. Qua RTL Viewer, ta có thể xem được phần tử logic đã được triển khai.

👉 1.1 Dự án và sự kiểm tra mã hợp thành

Trước hết, ta cần kiểm tra xem mã HDL có hợp thành được hay không. Điều này rất quan trọng vì không phải toàn bộ mã HDL đều có thể hợp thành. Ta sử dụng công cụ Compilation of the HDR để kiểm tra mã HDL và xem kết quả tổng hợp.

👉 1.2 Phân tích và tổng hợp mã HDL

Sau khi mã HDL đã được kiểm tra hợp thành, ta thực hiện giai đoạn phân tích và tổng hợp. Qua giai đoạn này, chúng ta có thể xem được netlist và schematic, tức là phần tử logic sẽ được triển khai như thế nào.

👉 1.3 Xem netlist và schematic

Netlist và schematic giúp chúng ta xem được các phần tử logic đã được triển khai. Qua RTL Viewer, ta có thể trực quan hóa netlist và xem các phần tử logic đã được triển khai như thế nào.

👉 1.4 Báo cáo tổng hợp mã HDL

Sau khi hoàn thành giai đoạn tổng hợp, ta có thể xem báo cáo tổng hợp để biết số lượng phần tử logic đã sử dụng và thông tin chi tiết khác.

2. 🖥 Thiết kế Full Adder

2.1 Mô tả full adder

Full adder là một mạch logic có chức năng thực hiện phép cộng Hai số nhị phân và một số nhị phân dư (carry). Đầu vào của mạch gồm hai bit A và B, cùng với bit c dư từ một vòng trước. Đầu ra của mạch gồm bit tổng S và bit c dư cho vòng kế tiếp.

2.2 Mã hóa full adder

Để mã hóa full adder, ta sử dụng ngôn ngữ HDL. Mã HDL cho full adder có thể được viết bằng ngôn ngữ VHDL hoặc Verilog.

2.3 Xem kết quả tổng hợp full adder

Sau khi mã HDL của full adder đã được mã hóa, ta có thể xem kết quả tổng hợp để biết được số lượng phần tử logic đã sử dụng và thông tin chi tiết khác.

3. 🎛 Thiết kế mạch bcd to seven segment display

3.1 Sơ đồ mạch bcd to seven segment display

Sơ đồ mạch bcd to seven segment display được sử dụng để chuyển đổi số nhị phân hệ thập phân sang một đầu ra hiển thị trên màn hình bảy đoạn. Sơ đồ mạch bao gồm các phần tử logic như bộ so sánh và lựa chọn đầu ra.

3.2 Mã hóa bcd to seven segment display

Mã HDL cho mạch bcd to seven segment display có thể được viết bằng ngôn ngữ VHDL hoặc Verilog. Chúng ta sử dụng ngôn ngữ HDL để mã hóa các phần tử logic trong mạch và xây dựng một bộ mã hóa.

3.3 Xem kết quả tổng hợp bcd to seven segment display

Sau khi mã HDL của mạch bcd to seven segment display đã được mã hóa, ta có thể xem kết quả tổng hợp để biết được số lượng phần tử logic đã sử dụng và thông tin chi tiết khác.

💻 Thiết kế top level entity

4.1 Tạo sơ đồ top level entity

Trong giai đoạn này, chúng ta tạo sơ đồ top level entity để chứa các phần tử logic đã thiết kế trước đó. Sơ đồ này sẽ là một mô hình tổng thể cho dự án.

4.2 Gán các tín hiệu đầu vào

Ta cần gán các tín hiệu đầu vào cho top level entity. Các tín hiệu này dẫn đến các phần tử logic được thiết kế trước đó.

4.3 Gán các tín hiệu đầu ra

Ta cũng cần gán các tín hiệu đầu ra cho top level entity. Các tín hiệu này sẽ được dẫn đến các đầu ra của dự án hoặc các phần tử logic khác.

4.4 Biên dịch top level entity

Cuối cùng, ta biên dịch top level entity để kiểm tra xem dự án có chạy đúng hay không. Kết quả biên dịch sẽ cho biết số lượng phần tử logic đã sử dụng và thông tin chi tiết khác.

🚀 Lập trình FPGA

5.1 Chọn file top level entity

Trước khi lập trình FPGA, ta cần chọn file top level entity là file chính của dự án. Đây là file mà ta đã thiết kế và biên dịch trong các giai đoạn trước đó.

5.2 Chương trình FPGA

Sau khi chọn file top level entity, ta thực hiện chương trình FPGA. Điều này đảm bảo rằng mã HDL đã được chuyển thành các tín hiệu điện tử trên FPGA.

5.3 Xác nhận chức năng

Cuối cùng, ta kiểm tra chức năng của FPGA để đảm bảo rằng dự án hoạt động đúng như mong đợi. Ta có thể kiểm tra bằng cách sử dụng các công cụ kiểm tra và xác minh được cung cấp bởi nhà sản xuất.

❓ FAQ

6.1 Cách kiểm tra xem mã HDL có hợp thành được hay không?

Để kiểm tra mã HDL có hợp thành được hay không, ta thực hiện sự kiểm tra và tổng hợp của mã HDL sử dụng các công cụ phù hợp.

6.2 Làm thế nào để tạo một sơ đồ top level entity?

Để tạo một sơ đồ top level entity, ta sử dụng các công cụ và phần mềm thiết kế mạch.

6.3 Làm thế nào để chương trình FPGA?

Để chương trình FPGA, ta thực hiện các bước sau đây: chọn file top level entity, thực hiện chương trình FPGA và xác nhận chức năng.

6.4 Tại sao phải kiểm tra kết quả tổng hợp?

Kiểm tra kết quả tổng hợp rất quan trọng để đảm bảo rằng dự án đã được triển khai và hoạt động đúng như mong đợi.